带接地闸阀屏蔽的LDMOS的热载体免疫和鲁棒性的设计权衡

摘要

为了同时解决热载流子抗扰性和鲁棒性问题，对不同接地栅极屏蔽结构的LDMOS器件进行了仿真和测试。通过对栅极屏蔽结构的优化配置，可以降低栅极-漏极重叠处的局部电场强度，提高热载流子的抗扰性，并使漏极侧电场分布均匀，具有较好的鲁棒性。通过仿真和硅数据分析了热载流子抗扰性和鲁棒性的设计权衡。

1.介绍

HCI的研究对改善氧化硅界面质量和减少界面附近的冲击电离有重要的作用[1］．最近，具有各种配置的LDMOS设备，即排水延伸，LOCOS，STI，SOI，超结，浮田板和身体埋地层，已得到全面评估[2］．现场板或栅极屏蔽是一种常见的降低的表面场（Resurf）技术，首先应用于VDMOS装置[3.]，然后介绍LDMOS器件[4.］．有几篇论文阐述了用浮动场板推动流动电流路径远离器件表面的HCI机制[5.那6.］．

鲁棒性是指LDMOS承受输出不匹配或静电放电功率的能力。LDMOS的鲁棒性可以与固有的寄生双极NPN晶体管相关[7.，并建议更多的身体兴奋剂，以降低身体阻力。由于早期灯丝的形成，该装置可能会失效[8.那9.]，深注入漏[10.]，并在漏液侧植入ESD [11.建议解决早期灯丝问题的形成。这些技术改变了通道和漂移区域的电场分布，并对热载体喷射有影响。

热载体注入可靠性和鲁棒性是LDMOS最重要的可靠性问题[8.那9.那12.-14.]，并以前单独讨论。在本文中，分析了具有不同接地栅极屏蔽结构的LDMO的HCI和鲁棒性;揭示了HCI与鲁棒性之间的权衡机制。

2.设备结构和设计考虑

栅极屏蔽在漂移区域的栅极侧减小电场峰值，在楼梯中铺设的多于一个屏蔽会导致更理想的恒定横向场分布。然而，更多的屏蔽可以导致更多的漏极电容和较少的漏极电流。屏蔽结构，例如屏蔽的数量，屏蔽的长度，硅和屏蔽之间的氧化物厚度，设计用于获得恒定的横向场分布，以在鲁棒性，可靠性和性能之间进行衡量设计。配置的复杂性取决于设备的应用。通常，两个屏蔽结构对于在28 V工作的LDMOS更好;但是，对于在48 V或更多工作的LDMO，在楼梯中布置的三个屏蔽可能会更好。

LDMOS器件的结构如图所示1．双接地栅极屏蔽位于漂移区域上方，通过触点与源连接。靠近栅极的是第一接地栅极屏蔽层，氧化层较厚的是第二接地栅极屏蔽层，提高了栅极表面粗糙度。这两个栅极屏蔽的名字缩写为Gsh1和Gsh2。原始设备尺寸如图所示1，GSH1的长度为0.8 μ.M，靠近聚门的右侧;Gsh2的长度为1.3μ.m，它是0.6 μ.m到多栅极的右侧;GSH1和硅之间的氧化物的厚度为0.12 μ.米，GSH2和硅之间的氧化物的厚度是0.26 μ.m。栅极屏蔽不覆盖多栅极，除了桥梁，连接栅极屏蔽和带有接触的金属;栅极屏蔽桥与栅极屏蔽的材料是相同的，金属通过W-Sinker将基板连接[15.］．该触点还连接金属1和源硅化物;然而，连接栅极屏蔽的触点不会通过栅极屏蔽到源硅化物。

The resistivity of the substrate is 0.01–0.02 ohm∗cm, the thickness of the epitaxial layer on the substrate is 5 μ.mwith the resistivity of 1–2 ohm∗cm. The maximum working voltage of the device is 32 V with the poly gate length of 0.4 μ.m.漂移区长度为2.8μ.m那it is formed with two step doping, the first step starts from poly with phosphorus concentration of 2E12 cm²，第二步兴奋剂从0.6开始μ.M来自Poly的磷浓度为1E12 cm²．

在强大的局部电场下，一些幸运载体具有足够的动能，达到氧化硅接口，留下了新的界面被捕获的电荷或新的离子键。导致阻力，阈值电压和饱和电流的降解，这是对HCI的常见理解。如图所示2中，GSH1和GSH2下漂移区被耗尽，因此电流的GSH1下和GSH2从接口推开，并聚集到栅和GSH1，其中水平和垂直方向的电场均更强，这可能在界面附近导致更糟糕的人机交互。因此，碰撞电离和电场分布在不同的屏蔽结构的栅极附近的漂移区进行模拟，以评估HCI可靠性。

与鲁棒性相对应的等效电路如图所示3.，通过TCAD仿真，排水管底座电容C_{D b}在28 V漏极电压下为1.2 FF / mm，基电阻R._B.is 1.9 ohm∗mm. Power from output mismatch will reflect to the LDMOS drain, resultings in high drain voltage and strong electric field at the drift region. Then electron-hole pairs will be generated and the hole current may trigger parasitic NPN transistor, causing the formation of early filament [8.那9.]，和装置的故障。在此功率放电过程中，最高的电场发生在漂移区域附近，因为科尔克效应的漏极[16.］．为了提高稳健性和HCI可靠性，必须小心地设计漏极和近栅极附近的漂移区域的电场。对于具有给定击穿电压的设备，漏极附近的更好的电场分布意味着在栅极附近更差，反之亦然。这导致了LDMOS的HCI可靠性和鲁棒性的权衡设计。下一部分将是TCAD仿真和观察栅极屏蔽的不同配置。

3. TCAD仿真和观察

对于本文的HCI应力条件，漏极偏置在32V，栅极偏置在漏极电流为8mA / mm的电压下。使用这种应力条件，因为最大工作电压为32 V，静态漏极电流为8 mA / mm。用TCAD模拟HCI应力条件下的电场分布和冲击电离，如图所示4.．为了揭示鲁棒性和电场分布之间的关系，设备与栅极接地和栅极偏置V._DS.等于65v，并模拟，如图所示5.．

观察到，与图中的电流路径相比，位于栅极和栅极屏蔽附近的峰值电场，与图中的电流路径相比，栅极附近的漂移区域可以是注入热载体的区域。当设备与栅极接地的设备偏置时，位于漏极附近的峰值电场V._DS.等于65 V，峰值电场应足够低，以确保鲁棒性。为了揭示更多信息，模拟具有不同屏蔽结构的设备。

概述了具有不同栅极屏蔽长度的装置的峰值电场和碰撞电离6.．HCI应力条件下栅极附近的电场和冲击电离随栅极屏蔽长度的增大而减小，而65v应力条件下栅极附近的电场随栅极屏蔽长度的增大而增大。栅极屏蔽越长，指示器件的热载流子抗扰度越好，但鲁棒性越差，击穿电压越低，如图所示6.和表格1．对于漏极附近的电场，栅极屏蔽2的长度比栅极屏蔽1更大。对于栅极附近的电场，栅极屏蔽1的长度比栅极屏蔽2更大。可以通过降低相似的观察来获得相似的观察栅极屏蔽氧化物的厚度，如图所示7.和表格1．

可以概述具有较长屏蔽的器件在栅极附近具有较小的冲击电离和较低的电场，这可能导致更好的热载体免疫，但是漏极附近的电场分布可以导致更差的鲁棒性导致更糟糕的鲁棒性。这可以解释为通过屏蔽较长部分改变的电场分布。由于屏蔽接地，因此更多的电场线终止于漏极附近的屏蔽，并且较少地靠近栅极附近的漂移区域，具有较长的屏蔽。更重要的是，电流路径通过栅极屏蔽向硅深入推动到硅中，导致更好的热载波免疫，但饱和电流较少，如表所示1．类似的解释也适用于栅屏蔽层和硅之间的氧化物厚度。为了验证仿真结果，对不同接地栅极屏蔽结构的器件进行了植入和测试。较长的栅极屏蔽层和较薄的氧化物都增强了栅极屏蔽层对硅的损耗，导致更多的电离电荷;根据麦克斯韦方程组中电荷与电场的关系，这将降低局部电场峰值;而在相同的漏极电压下，漏极附近的电场峰值会增大。

4.测量和讨论

数据8.和9.阐述了在HCI应力条件与时间下不同栅极屏蔽结构的电阻和漏极电流劣化。漏极电压下初始漏极电流为8mA / mm，在32V的漏极电压下，在电阻上进行了测试V._GS.equals 5 V andV._DS.= 0.1 V。

可以看出，测试数据与TCAD模拟结果吻合，栅极附近电场越强，电阻和漏极电流退化越严重。观察到电阻退化最差的器件伴随漏极电流退化为正，而另一个器件伴随漏极电流退化为负。这可以解释为在栅极附近最强的冲击电离，导致热载流子注入发生在栅极下的氧化硅界面和漂移区域。电场峰值集中在栅极氧化物漂移区附近，可能会降低诸如隧穿或栅极氧化物击穿等可靠性问题。通过栅极漏电流检测隧道效应，通过高温栅极偏置试验(HTGB)验证栅极氧化物的可靠性。

数字10.图示了具有不同栅极屏蔽结构的设备的TLP结果。它被观察到具有0.2的装置 μ.米短GSH1和GSH2，0.02 μ.m厚Gsh1氧化物和0.02μ.m厚的Gsh2氧化物在产生相同电流时，可以承受更高的漏极电压，这表明可以释放更多的功率，具有更好的稳稳性。回顾仿真结果，较短屏蔽层和较厚氧化层器件的漏极附近电场分布更均匀，峰值电场更低，这是它们具有较好的鲁棒性的原因。

DC数据的数据列在表中2中，所有的设备具有除了条件E和H的近似的击穿电压，其原因是这两个装置的该电场分布是均匀的更小。第二栅屏蔽的长度和氧化物厚度是击穿电压的显著因素。导通电阻在非常低的漏极电压，几乎不会受到栅屏蔽被测试，因此，所有的设备有一个近似的电阻。屏蔽将推动电流进入硅，从而条件的饱和电流E，F，和H是小于其他条件的。

可以总结出，首先，硅和屏蔽之间的距离短栅屏蔽或更厚的氧化将导致门附近更强的电场分布，导致更坏HCI可靠性，并且所述第一栅屏蔽比第二个更显著。其次，较短的栅屏蔽长度设备或硅和屏蔽之间较厚的氧化会导致在漏极附近更均匀的电场分布，导致更好的鲁棒性和较高的击穿电压，并且所述第二栅屏蔽是比第一个更显著，特别是对于击穿电压。最后，HCl可靠性和稳健性必须权衡在LDMOS，它可以通过接地栅极屏蔽结构的仔细选择来实现。

接地栅极屏蔽的不同结构通过改变漂移区域不同区域的电场分布而影响HCI可靠性和鲁棒性。具有较长的屏蔽或较薄的氧化物，从漏极的更多电场线终止于屏蔽，减少栅极附近的电场，这对HCI可靠性有益，但对于鲁棒性而言是不利的。在另一种情况下，较短的屏蔽或更厚的氧化物使得终止于栅极或源的更多电场线，增加了栅极附近的电场，这对于HCI可靠性不良，而且适用于鲁棒性。

实际上，栅极屏蔽的配置将改变硅界面附近的耗尽，从而改变局部电场，根据麦克斯韦方程的电荷和电场关系。如前段所述，近栅极电场峰值的增加会导致更差的HCI，同时增加了靠近漏极的电场峰值可能导致更糟糕的鲁棒性。在排水输出不匹配或漏极静电放电的条件下，电力反射到漏极，导致电场靠近漏极的电场，导致电子孔对的产生;孔电流会增加电压降R._B.，这可以触发对NPN晶体管的转弯。这是ESD的过程中，和漏输出不匹配。与配置栅屏蔽，近漏极的电场峰值被优化，在较高的第二击穿电压resultings，从而更多的功率可在NPN晶体管匝之前被排出，具有更好的鲁棒性。

5.结论

本文分析了LDMOS中人机交互和ESD稳健性的权衡设计。漏极附近电场的均匀分布可以获得更好的鲁棒性和击穿电压，而栅极附近电场的均匀分布可以获得更好的HCI可靠性。通过精心选择接地栅极结构，可以获得最佳的人机交互性能和鲁棒性折衷。同时，由于漂移区电场分布更加均匀，释放了柯克效应，器件将在更高的电压下饱和，线性度更好。

数据可用性

物品中提供的实验结果是在2018年中国科学院苏州纳米科技和纳米仿生学研究所的制度集成和IC设计司。

的利益冲突

提交人声明他们没有关于本文的出版物的利益冲突。

致谢

国家重点研发计划(No. 2016YFE0129400);中国科学院青年创新促进协会(No.2016290);国防基础科学研究计划(No. 2016YFE0129400)。基金资助:国家自然科学基金资助项目(No. JCKY2017210B006);XDC02010800)。

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